CPLD的结构

　　CPLD是属於粗粒结构的可编程逻辑器件。它具有丰富的逻辑资源（即逻辑门与寄存器的比例高）和高度灵活的路由资源。CPLD的路由是连接在一起的，而FPGA的路由是分割开的。FPGA可能更灵活，但包括很多跳线，因此速度较CPLD慢。

　　CPLD以群阵列（arrayofclusters）的形式排列，由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来，并且把CPLD内部的逻辑群连接起来。

　　CPLD之所以称作粗粒，是因为，与路由数量相比，逻辑群要大得到。CPLD的逻辑群比FPGA的基本单元大得多，因此FPGA是细粒的。

　　CPLD的功能块

　　CPLD最基本的单元是宏单元。一个宏单元包含一个寄存器（使用多达16个乘积项作为其输入）及其它有用特性。

　　因为每个宏单元用了16个乘积项，因此设计人员可部署大量的组合逻辑而不用增加额外的路径。这就是为何CPLD被认为是“逻辑丰富”型的。

　　宏单元以逻辑模块的形式排列（LB），每个逻辑模块由16个宏单元组成。宏单元执行一个AND操作，然后一个OR操作以实现组合逻辑。

　　每个逻辑群有8个逻辑模块，所有逻辑群都连接到同一个可编程互联矩阵。

　　每个群还包含两个单端口逻辑群存储器模块和一个多端口通道存储器模块。前者每模块有8，192b存储器，后者包含4，096b专用通信存储器且可配置为单端口、多端口或带专用控制逻辑的FIFO。