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1.5v±1v的强信号，再通过V/F转换器LM131变换成频率信号，通过信号环形变压器T2从旋转的初级线圈传递至静止次级线圈，再经过外壳上的信号处理电路滤波、整形即可得到与弹性轴承受的扭矩成正比的频率信号，该信号为TTL电平，既可提供给专用二次仪表或频率计显示也可直接送计算机处理。由于该旋转变压器动--静环之间只有零点几毫米的间隙，加之感应器轴上部分都密封在金属外壳之内，形成有效的屏蔽，因此具有很强的抗干扰能力。 自动控制系统能够按照人的设计，在人不参与的情况下完成一定的任务。其关键就在于反馈的引入，反馈实际上是把系统的输出或者状态，加到系统的输入端与系统的输入共同作用于系统。系统的输出状态实际上是各种物理量，他们有的是电压，有的是流量、速度等。这些量往往与系统的输入量性质不同，并且取值的范围也不一样。所以不能与输入直接合并使用，需要测量并转化。感应器正是起这个作用，它就像是控制系统的眼睛和皮肤，感知控制系统中的各种变化，配合系统的其他部分共同完成控制任务。 人类为了从外界获得信息，必须借助于感觉器官。但是人的感觉器官并不是万能的，要想获得更为丰富的信息，进一步研究自然现象和制造劳动工具，人的感官显得很是不够了。作为一种代替人的感官的工具，感应器的历史比近代科学的出现还要古老。天平作为测重的工具在古埃及就开始使用了，一直沿用到如今。利用液体膨胀特性的温度测量在十六世纪就已经出现。以电学的基本原理为基础的感应器是在近代电磁学发展的基础上产生的，但是随着真空管和半导体等有源元件的可靠性的提高，这种类型的感应器得到了飞速发展，如今谈到感应器大都指有电信号输出的装置。
高速缓冲存储器（Cache）其原始意义是指存取速度比一般随机存取记忆体（RAM）来得快的一种RAM，一般而言它不像系统主记忆体那样使用DRAM技术，而使用昂贵但较快速的SRAM技术，也有快取记忆体的名称。
高速缓冲存储器是存在于主存与CPU之间的一级存储器， 由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多， 接近于CPU的速度。在计算机存储系统的层次结构中，是介于中央处理器和主存储器之间的高速小容量存储器。它和主存储器一起构成一级的存储器。高速缓冲存储器和主存储器之间信息的调度和传送是由硬件自动进行的。
高速缓冲存储器是存在于主存与CPU之间的一级存储器， 由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多， 接近于CPU的速度。 主要由三大部分组成： Cache存储体：存放由主存调入的指令与数据块。 地址转换部件：建立目录表以实现主存地址到缓存地址的转换。 替换部件：在缓存已满时按一定策略进行数据块替换，并修改地址转换部件 工作原理
[2] 高速缓冲存储器通常由高速存储器、联想存储器、替换逻辑电路和相应的控制线路组成。在有高速缓冲存储器的计算机系统中，中央处理器存取主存储器的地址划分为行号、列号和组内地址三个字段。于是，主存储器就在逻辑上划分为若干行；每行划分为若干的存储单元组；每组包含几个或几十个字。高速存储器也相应地划分为行和列的存储单元组。二者的列数相同，组的大小也相同，但高速存储器的行数却比主存储器的行数少得多。 联想存储器用于地址联想，有与高速存储器相同行数和列数的存储单元。当主存储器某一列某一行存储单元组调入高速存储器同一列某一空着的存储单元组时，与联想存储器对应位置的存储单元就记录调入的存储单元组在主存储器中的行号。 当中央处理器存取主存储器时，硬件首先自动对存取地址的列号字段进行译码，以便将联想存储器该列的全部行号与存取主存储器地址的行号字段进行比较：若有相同的，表明要存取的主存储器单元已在高速存储器中，称为命中，硬件就将存取主存储器的地址映射为高速存储器的地址并执行存取操作；若都不相同，表明该单元不在高速存储器中，称为脱靶，硬件将执行存取主存储器操作并自动将该单元所在的那一主存储器单元组调入高速存储器相同列中空着的存储单元组中，同时将该组在主存储器中的行号存入联想存储器对应位置的单元内。 当出现脱靶而高速存储器对应列中没有空的位置时，便淘汰该列中的某一组以腾出位置存放新调入的组，这称为替换。确定替换的规则叫替换算法，常用的替换算法有:最近最少使用算法（LRU）、先进先出法（FIFO）和随机法（RAND）等。替换逻辑电路就是执行这个功能的。另外，当执行写主存储器操作时，为保持主存储器和高速存储器内容的一致性，对命中和脱靶须分别处理。
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